El 10 de junio de 2026 en el Salón de Grados de la escuela ha tenido lugar la lectura de la Tesis Doctoral de D. Pablo Sánchez Cuevas, titulada “Cost-Effective Hardware-Aware Machine Learning to Mitigate Memory and Workload Bottlenecks in Parallel Architectures”. La tesis ha sido dirigida por D. Fernando Díaz del Río y D. José Antonio Ríos Navarro, y tutorizada por D. José Luis Sevillano Ramos.
Resumen de la tesis: La arquitectura informática está evolucionando rápidamente para adaptarse a las exigencias computacionales actuales, impulsados por los avances en Big Data, IA y computación periférica. Sin embargo, este progreso se ve obstaculizado por dos cuellos de botella críticos e interdependientes: la eficiencia de la memoria y la eficiencia de la carga de trabajo. En este contexto, este trabajo aborda e implementa métodos de aprendizaje automático rentables y modelos y estrategias que tienen en cuenta ambos cuellos de botella. En primer lugar, se propone el modelo «Support Vector Machines For Address Prediction» (SVM4AP), que logra predicciones de alta precisión sobre los accesos a la memoria mediante su aprendizaje en línea a corto plazo con un bajo consumo de recursos, y una nueva familia de precargadores de memoria caché denominada Greedily Accurate SVM-based Prefetcher (GASP) para predecir el siguiente bloque de memoria. Los resultados obtenidos muestran que el GASP estándar alcanza una aceleración superior a la de los prefetchers de última generación, y un menor coste de hardware. En segundo lugar, se estudia el impacto de la asignación de la carga de trabajo en el consumo energético, el rendimiento y el tiempo de ejecución para diferentes arquitecturas paralelas, heterogéneas y distribuidas. Se propone un modelo analítico-metaheurístico para estimar la energía-tiempo de la ejecución en un clúster heterogéneo compuesto por nodos CPU+GPU, logrando estimaciones de energía-tiempo con un error mínimo. Otro enfoque basado en la carga de trabajo es KnowYourPlace: un novedoso método de colocación de kernels y búferes para la arquitectura de motores de IA masivamente paralelos, el cual supera con éxito a los métodos de ubicación de vanguardia en AI Engines.
¡Enhorabuena a doctorando, directores y tutor!
Fuente: Gabinete de Comunicación de la ETSII.